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嵌入式培訓(xùn)

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集成電路設(shè)計中心企業(yè)

  
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　　　　　　數(shù)字集成電路IC設(shè)計工程師培訓(xùn)班
  課程說明
　本課程講授基于Synopsys EDA tools構(gòu)成的SOC數(shù)字電路開發(fā)流程，學(xué)員通過運用數(shù)字邏輯、硬件描述語言完成一個專題項目設(shè)計，在課程過程中掌握數(shù)字集成電路的coding、仿真、綜合、靜態(tài)時序分析等一系列數(shù)字電路設(shè)計流程中的設(shè)計技巧，終使學(xué)員能獨立完成電路模塊的前端設(shè)計。
  培訓(xùn)目標(biāo)

　 幫助學(xué)員熟悉并掌握典型數(shù)字SOC芯片前端開發(fā)流程和設(shè)計技巧，以及相關(guān)設(shè)計軟件的使用，課程結(jié)束后學(xué)員可積累相當(dāng)于1年左右的實際工作經(jīng)驗，能夠獨立完成SOC中等模塊的設(shè)計。
   入學(xué)要求

       有數(shù)字電路設(shè)計和硬件描述語言的基礎(chǔ)或自學(xué)過相關(guān)課程。
   班級規(guī)模及環(huán)境
       為了保證培訓(xùn)效果，增加互動環(huán)節(jié)，我們堅持小班授課，每期報名人數(shù)限5人，多余人員安排到下一期進行。
   上課時間和地點
上課地點：【上海】：同濟大學(xué)(滬西)/新城金郡商務(wù)樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學(xué)成教院 【北京分部】：北京中山/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領(lǐng)館區(qū)1號（中和大道） 【沈陽分部】：沈陽理工大學(xué)/六宅臻品 【鄭州分部】：鄭州大學(xué)/錦華大廈 【石家莊分部】：河北科技大學(xué)/瑞景大廈
近開課時間(周末班/連續(xù)班/晚班）：IC設(shè)計工程師培訓(xùn)班：2018年7月9日
   學(xué)時
　    ◆課時： 共5天,30學(xué)時

        ◆外地學(xué)員：代理安排食宿（需提前預(yù)定） ☆注重質(zhì)量 ☆邊講邊練
        ☆合格學(xué)員免費推薦工作
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   新優(yōu)惠
       ◆團體報名優(yōu)惠措施：兩人95折優(yōu)惠，三人或三人以上9折優(yōu)惠 。注意：在讀學(xué)生憑學(xué)生證，即使一個人也優(yōu)惠500元。
   師資團隊
【李老師】

大規(guī)模集成電路設(shè)計專家，10多年超大規(guī)模電路版圖設(shè)計經(jīng)驗，精通CMOS工藝流程、版圖設(shè)計和布局布線，精通版圖設(shè)計的各種EDA工具（如：Virtuoso/Calibre/Dracula/Assura），
熟練掌握版圖設(shè)計規(guī)則并進行驗證及修改；熟練掌握Unix/Linux操作系統(tǒng)；熟悉有CMOS設(shè)計規(guī)則、物理設(shè)計以及芯片的生產(chǎn)流程與封裝。

【王老師】

資深I(lǐng)C工程師，9年集成電路IC設(shè)計經(jīng)驗，精通chip的規(guī)劃、數(shù)字layout、analog layout和特殊電路layout。先后主持和參與了近三百顆CHIP的版圖設(shè)計工作。
從事過DAC、ADC、RF、OP、PLL、PLA、LNA、ESD、ROM、RAM等多種制程analog&digital的電路IC設(shè)計，
熟練掌握1.8V，3.3V,5V,18V,25V，40V等各種高低壓混合電路的IC設(shè)計。

【趙老師】

從事數(shù)字集成電路設(shè)計十幾年，精通CMOS工藝流程、版圖設(shè)計和布局布線，精通VERILOG,VHDL語言，
擅長芯片前后端設(shè)計和復(fù)雜項目實施的規(guī)劃管理，其領(lǐng)導(dǎo)開發(fā)的芯片已成功應(yīng)用于數(shù)個國際知名芯片廠商之產(chǎn)品中。豐富的芯片開發(fā)經(jīng)驗，對于現(xiàn)今主流工藝下的同步數(shù)字芯片設(shè)計技術(shù)和流程有良好把握。長期專注于內(nèi)存控制器等產(chǎn)品的研發(fā)，擁有數(shù)顆規(guī)模超過百萬門的數(shù)字芯片成功流片經(jīng)驗.

★更多師資力量請見曙海師資團隊。
   質(zhì)量保障

        1、培訓(xùn)過程中，如有部分內(nèi)容理解不透或消化不好，可免費在以后培訓(xùn)班中重聽；
        2、培訓(xùn)結(jié)束后免費提供一個月的技術(shù)支持，充分保證培訓(xùn)后出效果；
        3、培訓(xùn)合格學(xué)員可享受免費推薦就業(yè)機會。
  集成電路IC設(shè)計工程師培訓(xùn)班
 
第一階段 集成電路前端設(shè)計
1.邏輯設(shè)計理論
2.Verilog語言
3.數(shù)字電路驗證
1)驗證平臺的建立
2）功能測試
4.設(shè)計綜合（synthesys）
6.靜態(tài)時序分析
7.數(shù)字前端全流程設(shè)計工具
8.相關(guān)工藝庫文件計算機操作系統(tǒng)UNIX應(yīng)用；
9.數(shù)字電路邏輯設(shè)計；
10.硬件描述語言HDL和邏輯綜合初步；
11.集成電路設(shè)計導(dǎo)論及流程；
12.數(shù)字集成電路設(shè)計要點；
13.SOC設(shè)計原理；
14. 數(shù)字系統(tǒng)設(shè)計與FPGA現(xiàn)成集成；
15.FPGA驗證；
16.RTL驗證；
17.靜態(tài)分析；
18.邏輯綜合（Logic Synthesis）；
19.軟硬件協(xié)同設(shè)計仿真；
20.實驗：
1）RTL coding
2)狀態(tài)機中斷處理
3）testbench 建立
21.實驗：
1）RTL coding
4）算法
5）CPU控制
6）Testbench建立
7)綜合
第二階段 數(shù)字集成電路后端設(shè)計
1.Floor plan
2.電源規(guī)劃
3.布局、擺放
4.時鐘樹
5.布線
6.靜態(tài)時序分析
7.驗證
8.實驗
9.數(shù)字后端全流程設(shè)計工具
10.相關(guān)工藝庫文件
11.數(shù)字設(shè)計要點；
12.集成電路中用到的工藝庫；
14.集成電路設(shè)計原理；
15.SOC設(shè)計導(dǎo)論；
16.IC布局布線設(shè)計；
17.項目設(shè)計實踐。
第三階段
1、代碼編寫及仿真技巧
系統(tǒng)介紹verilog語法規(guī)范、語言與電路實現(xiàn)之關(guān)系，以及RTL仿真技術(shù)、RTL代碼編寫技巧、控制單元和數(shù)據(jù)通路單元的實現(xiàn)技巧、基于Verilog語言的測試編碼技巧，功能驗證及Testbench搭建的技巧。
2、綜合技術(shù)
講述綜合基礎(chǔ)、組合電路與時序電路、基于TCL的綜合流程、綜合策略、設(shè)計環(huán)境和設(shè)計約束的制定、綜合優(yōu)化的技巧、實現(xiàn)優(yōu)化結(jié)果的可綜合代碼編寫技術(shù)等。
3、靜態(tài)分析技術(shù)
基于Synopsys PT的分析技術(shù)，介紹靜態(tài)分析、基于TCL技術(shù)的處理過程和常用的時序分析方法。


項目實踐：

本課程專題實驗是構(gòu)造一個ARM9的處理器，具體涉及一下內(nèi)容：

1.架構(gòu)及設(shè)計流程

2.CPU核

1）指令

2）指令流水

3）數(shù)據(jù)緩沖和指令緩沖

4）內(nèi)部數(shù)據(jù)ram和指令RAM
 
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