 集成電路IC設(shè)計(jì)工程師培訓(xùn)班 |
| 課程說明 |
本課程講授基于Synopsys EDA tools構(gòu)成的ASIC/SOC數(shù)字電路前端開發(fā)流程，學(xué)員通過運(yùn)用數(shù)字邏輯、硬件描述語言完成一個(gè)中等規(guī)模的專題項(xiàng)目設(shè)計(jì)，在課程過程中掌握數(shù)字集成電路的coding、仿真、綜合、靜態(tài)時(shí)序分析、可測(cè)性設(shè)計(jì)、一致性驗(yàn)證等一系列數(shù)字電路前端流程中的設(shè)計(jì)技巧，終使學(xué)員達(dá)到能獨(dú)立完成中等規(guī)模電路模塊的前端設(shè)計(jì)水平。模擬前端設(shè)計(jì)當(dāng)中建模、模擬、驗(yàn)證、優(yōu)化，以及模擬電路設(shè)計(jì)中的測(cè)試電路技術(shù)和可測(cè)性設(shè)計(jì)技術(shù)和新的亞微米CMOS電路設(shè)計(jì)技術(shù)，通過多個(gè)專題實(shí)驗(yàn)幫助學(xué)員熟悉模擬設(shè)計(jì)流程，提升學(xué)員分析、設(shè)計(jì)、優(yōu)化、測(cè)試電路的能力。本課程涵蓋模擬設(shè)計(jì)領(lǐng)域相關(guān)技術(shù)的核心內(nèi)容，注重基礎(chǔ)知識(shí)和實(shí)用技巧的講解外，還將特別講授近年發(fā)表在JSSC/ISSCC等國際一流雜志上新的設(shè)計(jì)理念。本課程為模擬設(shè)計(jì)高端精華課程，老師將多年實(shí)踐經(jīng)驗(yàn)手把手教授，讓學(xué)員在真實(shí)的項(xiàng)目實(shí)踐環(huán)境中提升技術(shù)水平，熟練使用EDA工具，真正掌握IC設(shè)計(jì)中“漁”的手段
本課程同時(shí)講授CMOS模擬集成電路結(jié)構(gòu)的分析與設(shè)計(jì)，詳細(xì)介紹在不同應(yīng)用指標(biāo)要求下的多種模擬電路模塊的設(shè)計(jì)，以及設(shè)計(jì)所必須考慮的測(cè)試問題，通過課題實(shí)踐范例和專題制作，讓學(xué)員掌握CMOS模擬集成電路的實(shí)際設(shè)計(jì)方法、實(shí)用技巧以及成熟的設(shè)計(jì)經(jīng)驗(yàn)。本課程包括以下四個(gè)教學(xué)模塊，分別是：
前端設(shè)計(jì)實(shí)用技術(shù)，內(nèi)容包含CMOS模擬電路工藝與器件模型分析，版圖基本知識(shí)，學(xué)習(xí)Unix/Linux操作系統(tǒng)及命令，前端設(shè)計(jì)常用EDA工具的安裝、調(diào)試及基本使用方法；
模擬設(shè)計(jì)實(shí)踐培訓(xùn)，內(nèi)容包含實(shí)踐性地電流鏡電路分析與設(shè)計(jì)、參考源電路設(shè)計(jì)，在此基礎(chǔ)上介紹模擬電路的噪聲模型與分析以及開關(guān)電容電路設(shè)計(jì)、放大器電路設(shè)計(jì)、運(yùn)放反饋設(shè)計(jì)、運(yùn)放穩(wěn)定性與頻率補(bǔ)償、運(yùn)算跨導(dǎo)放大器(OTA)、比較器設(shè)計(jì)等技巧。以高性能運(yùn)放和比較器為實(shí)例進(jìn)行分析與指導(dǎo)，進(jìn)行AD/DA電路模型分析、SNR分析、ADC和DAC電路結(jié)構(gòu)分析、仿真驗(yàn)證技術(shù)的學(xué)習(xí)。還將以PLL、Sigma-delta ADC/DAC為設(shè)計(jì)實(shí)例，著重講述各模塊電路的劃分與設(shè)計(jì)技巧，通過專題實(shí)踐幫助學(xué)員快速熟悉、掌握模擬電路設(shè)計(jì)的流程；
前端設(shè)計(jì)高級(jí)技術(shù)進(jìn)階，內(nèi)容以業(yè)界主流的音頻產(chǎn)品為實(shí)例，進(jìn)行模擬電路設(shè)計(jì)與版圖設(shè)計(jì)的關(guān)系、測(cè)試電路技術(shù)、可測(cè)性設(shè)計(jì)技術(shù)，以及亞微米CMOS電路設(shè)計(jì)技術(shù)的教學(xué)； |
| 培訓(xùn)目標(biāo) |
幫助學(xué)員熟悉并掌握典型數(shù)字ASIC/SOC芯片前端開發(fā)流程和設(shè)計(jì)技巧，以及相關(guān)設(shè)計(jì)軟件的使用，課程結(jié)束后學(xué)員可積累相當(dāng)于1年左右的實(shí)際工作經(jīng)驗(yàn)，能夠獨(dú)立完成ASIC/SOC中等模塊的設(shè)計(jì)。
掌握模擬集成電路基本原理與實(shí)際范例，能分析和設(shè)計(jì)各類CMOS模擬集成電路，掌握CMOS模擬電路設(shè)計(jì)流程和設(shè)計(jì)方法，可獨(dú)立完成模擬電路前端設(shè)計(jì)，具備一定的實(shí)際設(shè)計(jì)經(jīng)驗(yàn)，成為中級(jí)模擬IC前端設(shè)計(jì)工程師。
本培訓(xùn)在短時(shí)間內(nèi)快速提高版圖知識(shí)及實(shí)戰(zhàn)能力，具備實(shí)踐項(xiàng)目能力——
（1）如何進(jìn)行版圖的驗(yàn)證（DRC/LVS）；
（2）Latch up和ESD原理及版圖設(shè)計(jì)。
同時(shí)，在加強(qiáng)實(shí)踐項(xiàng)目能力的基礎(chǔ)上，鞏固加強(qiáng)基礎(chǔ)知識(shí)——
（1）UNIX操作系統(tǒng)的使用、Virtuoso layout工具使用等知識(shí)；
（2）數(shù)字標(biāo)準(zhǔn)單元（如反相器、與非門、D觸發(fā)器等）的版圖設(shè)計(jì)
（3）模擬電路（如偏置電路和差分放大電路等）的版圖設(shè)計(jì)； |
| .入.學(xué).要.求. |
| 有數(shù)字電路設(shè)計(jì)和硬件描述語言的基礎(chǔ)或自學(xué)過相關(guān)課程。。 |
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.班.級(jí).規(guī).模.及.環(huán).境 |
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為了保證培訓(xùn)效果，增加互動(dòng)環(huán)節(jié)，我們堅(jiān)持小班授課，每期報(bào)名人數(shù)限5人，多余人員安排到下一期進(jìn)行。 |
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.上.課.時(shí).間.和.地.點(diǎn). |
上課地點(diǎn)：【上海】：同濟(jì)大學(xué)(滬西)/新城金郡商務(wù)樓(11號(hào)線白銀路站) 【深圳分部】：電影大廈(地鐵一號(hào)線大劇院站)/深圳大學(xué)成教院 【北京分部】：北京中山/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領(lǐng)館區(qū)1號(hào)（中和大道） 【沈陽分部】：沈陽理工大學(xué)/六宅臻品 【鄭州分部】：鄭州大學(xué)/錦華大廈 【石家莊分部】：河北科技大學(xué)/瑞景大廈
近開課時(shí)間(周末班/連續(xù)班/晚班）：IC設(shè)計(jì)工程師培訓(xùn)班：2014年08月13日 |
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學(xué)時(shí) |
◆課時(shí)： 共6天,36學(xué)時(shí)
◆外地學(xué)員：代理安排食宿（需提前預(yù)定）
☆注重質(zhì)量
☆邊講邊練
☆合格學(xué)員免費(fèi)推薦工作
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新 優(yōu) 惠 措 施 |
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◆團(tuán)體報(bào)名優(yōu)惠措施：兩人95折優(yōu)惠，三人或三人以上9折優(yōu)惠 。注意：在讀學(xué)生憑學(xué)生證，即使一個(gè)人也優(yōu)惠500元。 |
| 師資團(tuán)隊(duì) |
【李老師】
大規(guī)模集成電路設(shè)計(jì)專家，10多年超大規(guī)模電路版圖設(shè)計(jì)經(jīng)驗(yàn)，精通CMOS工藝流程、版圖設(shè)計(jì)和布局布線，精通版圖設(shè)計(jì)的各種EDA工具（如：Virtuoso/Calibre/Dracula/Assura），
熟練掌握版圖設(shè)計(jì)規(guī)則并進(jìn)行驗(yàn)證及修改；熟練掌握Unix/Linux操作系統(tǒng)；熟悉有CMOS設(shè)計(jì)規(guī)則、物理設(shè)計(jì)以及芯片的生產(chǎn)流程與封裝。
【王老師】
資深I(lǐng)C工程師，9年集成電路IC設(shè)計(jì)經(jīng)驗(yàn)，精通chip的規(guī)劃、數(shù)字layout、analog layout和特殊電路layout。先后主持和參與了近三百顆CHIP的版圖設(shè)計(jì)工作。
從事過DAC、ADC、RF、OP、PLL、PLA、LNA、ESD、ROM、RAM等多種制程analog&digital的電路IC設(shè)計(jì)，
熟練掌握1.8V，3.3V,5V,18V,25V，40V等各種高低壓混合電路的IC設(shè)計(jì)。
【張老師】
從事數(shù)字集成電路設(shè)計(jì)10年，精通CMOS工藝流程、版圖設(shè)計(jì)和布局布線，精通VERILOG,VHDL語言，
擅長芯片前端設(shè)計(jì)和復(fù)雜項(xiàng)目實(shí)施的規(guī)劃管理，其領(lǐng)導(dǎo)開發(fā)的芯片已成功應(yīng)用于數(shù)個(gè)國際知名芯片廠商之產(chǎn)品中。豐富的芯片開發(fā)經(jīng)驗(yàn)，對(duì)于現(xiàn)今主流工藝下的同步數(shù)字芯片設(shè)計(jì)技術(shù)和流程有良好把握。長期專注于內(nèi)存控制器等產(chǎn)品的研發(fā)，擁有數(shù)顆規(guī)模超過百萬門的數(shù)字芯片成功流片經(jīng)驗(yàn).
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| .質(zhì).量.保.障. |
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1、培訓(xùn)過程中，如有部分內(nèi)容理解不透或消化不好，可免費(fèi)在以后培訓(xùn)班中重聽；
2、培訓(xùn)結(jié)束后免費(fèi)提供一個(gè)月的技術(shù)支持，充分保證培訓(xùn)后出效果；
3、培訓(xùn)合格學(xué)員可享受免費(fèi)推薦就業(yè)機(jī)會(huì)。 |
| 集成電路IC設(shè)計(jì)工程師培訓(xùn)班 |
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第一階段 集成電路前端設(shè)計(jì) |
1.邏輯設(shè)計(jì)理論
2.Verilog語言
3.VHDL語言
4.數(shù)字電路驗(yàn)證
1)驗(yàn)證平臺(tái)的建立
2）功能測(cè)試
5.設(shè)計(jì)綜合（synthesys）
6.掃描鏈生成
7.仿真測(cè)試
1）DFT
2)ATPG
8.靜態(tài)時(shí)序分析(STA)
9.數(shù)字前端全流程設(shè)計(jì)工具
10.相關(guān)工藝庫文件計(jì)算機(jī)操作系統(tǒng)UNIX應(yīng)用；
11.數(shù)字電路邏輯設(shè)計(jì)；
12.硬件描述語言HDL和邏輯綜合初步；
13.集成電路設(shè)計(jì)導(dǎo)論及流程；
14.半導(dǎo)體器件原理及集成電路概論；
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17.CMOS VLSI設(shè)計(jì)原理；
18.
數(shù)字系統(tǒng)設(shè)計(jì)與FPGA現(xiàn)成集成；
19.可測(cè)性設(shè)計(jì)；
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20.RTL驗(yàn)證；
靜態(tài)時(shí)序分析（STA）；
邏輯綜合（Logic Synthesis）；
可測(cè)性設(shè)計(jì)（DFT）；
IP Based設(shè)計(jì)；
軟硬件協(xié)同設(shè)計(jì)仿真；
Matlab系統(tǒng)設(shè)計(jì)
21.項(xiàng)目實(shí)戰(zhàn)：
1）RTL coding
2)狀態(tài)機(jī)中斷處理
3）testbench 建立
4）Testcase創(chuàng)建
22.項(xiàng)目實(shí)戰(zhàn)二：
1）RTL coding
2)通訊數(shù)據(jù)協(xié)議E1
3)異步電路處理
4）算法
5）CPU控制
6）Testbench建立和testcase
7)綜合和DFT
8)STA |
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第二階段 數(shù)字集成電路后端設(shè)計(jì) |
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1.Floor plan
2.電源規(guī)劃
3.布局、擺放
4.時(shí)鐘樹
5.布線
6.RC extraction
7.靜態(tài)時(shí)序分析（STA）
8.驗(yàn)證
1)DRC
2)lvs
3)erc
9.項(xiàng)目實(shí)戰(zhàn)
10.數(shù)字后端全流程設(shè)計(jì)工具
11.相關(guān)工藝庫文件
12.半導(dǎo)體器件原理及集成電路概論；
13.集成電路設(shè)計(jì)導(dǎo)論及流程；
14.版圖設(shè)計(jì)知識(shí)；
15.版圖設(shè)計(jì)工具及使用方法；
16.項(xiàng)目設(shè)計(jì)實(shí)踐 |
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17.CMOS集成電路設(shè)計(jì)原理；
18.ASIC設(shè)計(jì)導(dǎo)論；
19.IC布局布線設(shè)計(jì)；
20.版圖驗(yàn)證和提取；
21.可測(cè)性設(shè)計(jì)；
22.項(xiàng)目設(shè)計(jì)實(shí)踐。 |
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23.Top-Down設(shè)計(jì)流程；
24.Full-Customer設(shè)計(jì)流程；
25.標(biāo)準(zhǔn)單元庫設(shè)計(jì)；
26.單元庫的各種庫文件；
27.各種單元的功能，結(jié)構(gòu)和版圖。 |
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第三階段 IC版圖強(qiáng)化 |
計(jì)算機(jī)網(wǎng)絡(luò)與UNIX應(yīng)用
UNIX是當(dāng)代著名的多用戶、多進(jìn)程、多任務(wù)的分時(shí)操作系統(tǒng)。目前，大部分的IC
EDA軟件都是基于UNIX操作系統(tǒng)平臺(tái)的。
★ 計(jì)算機(jī)網(wǎng)絡(luò)
★ UNIX概述
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UNIX系統(tǒng)訪問
★ UNIX的圖形用戶界面
★ 文件和目錄
★ 文件結(jié)構(gòu)
★ 文件管理
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UNIX文本編輯器?Vi
★ SUN 工作站簡況
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半導(dǎo)體基礎(chǔ)理論
★半導(dǎo)體基本特性
半導(dǎo)體材料
晶體結(jié)構(gòu)
價(jià)鍵
能級(jí)與能帶
電子與空穴
N型半導(dǎo)體和P型半導(dǎo)體
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晶體管工作原理
PN結(jié)
PN結(jié)二極管
雙極型晶體管
MOS場(chǎng)效應(yīng)晶體管
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集成電路中的器件結(jié)構(gòu)
電學(xué)隔離的必要性和方法
二極管、雙極型晶體管、MOS場(chǎng)效應(yīng)晶體管、電阻、電容、接觸
孔、通孔和互連線的結(jié)構(gòu)
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集成電路制造工藝
★ 集成電路制造工藝引論
★ 外延生長
★ 掩膜制版工藝
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光刻
★ 熱氧化
★ 摻雜工藝（熱擴(kuò)散、離子注入）
★ 刻蝕
★ 化學(xué)氣相淀積
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鍍膜
★ 集成電路工藝集成技術(shù)(MOS工藝、雙極型工藝) |
集成電路設(shè)計(jì)概論
★ 集成電路概述
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集成電路設(shè)計(jì)概述
★ 設(shè)計(jì)流程和設(shè)計(jì)工具
★ 國內(nèi)外集成電路技術(shù)發(fā)展概況
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國內(nèi)外主要集成電路晶圓代工廠(Foundry)介紹
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集成電路設(shè)計(jì)EDA工具
★ EDA軟件的發(fā)展概況
★ 前端設(shè)計(jì)軟件概況
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后端設(shè)計(jì)軟件
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基本版圖知識(shí)
★ 集成電路常用設(shè)計(jì)流程
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基本版圖知識(shí)
版圖的層次
版圖設(shè)計(jì)中的注意事項(xiàng)
不同器件特性相對(duì)版圖布局的關(guān)系
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設(shè)計(jì)規(guī)則和版圖驗(yàn)證
設(shè)計(jì)規(guī)則
布局布線
版圖驗(yàn)證知識(shí)（設(shè)計(jì)規(guī)則檢查DRC、電學(xué)規(guī)則檢查ERC、版圖和電路的對(duì)比檢查LVS、版圖參數(shù)提取LPE）
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版圖設(shè)計(jì)
版圖編輯環(huán)境設(shè)置
版圖編輯軟件的使用
版圖數(shù)據(jù)文件操作基礎(chǔ)知識(shí)
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版圖設(shè)計(jì)實(shí)例
概述
五管單元與非門的設(shè)計(jì)
一交通路口信號(hào)燈控制器設(shè)計(jì) |
芯片的物理分析
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MOS集成電路的芯片解剖
芯片解剖過程
電路分析
時(shí)序邏輯分析
版圖設(shè)計(jì)規(guī)則的分析
版圖的布局布線分析
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雙極型集成電路的芯片解剖
版圖識(shí)別要點(diǎn) |
第四階段 |
1：Virtuoso Layout Editor工具介紹、正確的工作環(huán)境設(shè)定和Bindkey設(shè)定
2：如何理解Design Rule,并根據(jù)Design Rule布局PMOS和NMOS
3：Latch-Up和Antenna Rule原理說明及如何正確布局
4：正確布局基本邏輯單元，如INV,NAND,NOR等
5：DRC和LVS操作和排錯(cuò)
6：DFF版圖設(shè)計(jì)及DRC&LVS clean。
7：Diode、BJT、各種電阻和電容的版圖布局及應(yīng)用
8：模擬電路Current mirror，Bias和OP等電路原理及版圖布局
9：PAD原理及版圖設(shè)計(jì) |
第五階段 模擬集成電路設(shè)計(jì) |
第一部分、基本電路及理論
1．半導(dǎo)體器件原理以及模型
2．半導(dǎo)體工藝，封裝技術(shù)
3．版圖設(shè)計(jì)，latch up和天線效應(yīng)
4．EDA tool，rules，Unix，Spice等工具以及語言使用
5．單級(jí)放大器和差分對(duì)
6．電流鏡，電流源，電壓源實(shí)驗(yàn)
7．比較器
8．一級(jí)運(yùn)放，fold-cascode實(shí)驗(yàn)
9．反饋、穩(wěn)定性理論、補(bǔ)償
10．兩級(jí)放大器，two-stage op實(shí)驗(yàn)
11．LDO專題，VCCS，buffered-LDO實(shí)驗(yàn)
12．全差分放大器，全差分放大器實(shí)驗(yàn)
第二部分、綜合應(yīng)用及業(yè)界趨勢(shì)
13．放大器應(yīng)用：濾波、驅(qū)動(dòng)、積分、加減法、乘法等
14．先進(jìn)放大器：Audio amplifier專題
15．開關(guān)電容電路
16．AD/DA原理，種類
17．Sigma-delta ADC建模，設(shè)計(jì)技巧
18．PLL專題及實(shí)驗(yàn)
19．DC-DC專題
20．Class-D專題
21．ESD技術(shù)以及發(fā)展?fàn)顩r
22.IC設(shè)計(jì)流程，工具，仿真，基本設(shè)計(jì)概念，模擬單元設(shè)計(jì) |
第六階段 |
1、代碼編寫及仿真技巧
系統(tǒng)介紹verilog語法規(guī)范、語言與電路實(shí)現(xiàn)之關(guān)系，以及RTL仿真技術(shù)、RTL代碼編寫技巧、控制單元和數(shù)據(jù)通路單元的實(shí)現(xiàn)技巧、基于Verilog語言的測(cè)試編碼技巧，功能驗(yàn)證及Testbench搭建的技巧。
2、綜合技術(shù)
講述綜合基礎(chǔ)、組合電路與時(shí)序電路、基于TCL的綜合流程、綜合策略、設(shè)計(jì)環(huán)境和設(shè)計(jì)約束的制定、綜合優(yōu)化的技巧、實(shí)現(xiàn)優(yōu)化結(jié)果的可綜合代碼編寫技術(shù)等。
3、可測(cè)試設(shè)計(jì)技術(shù)
基于Synopsys DFT compiler的DFT技術(shù)，介紹可測(cè)性設(shè)計(jì)技術(shù)、組合電路和時(shí)序電路的測(cè)試方法、基于TCL的DFT設(shè)計(jì)實(shí)現(xiàn)的基本流程。
4、靜態(tài)時(shí)序分析技術(shù)
基于Synopsys PT的靜態(tài)時(shí)序分析技術(shù)，介紹靜態(tài)時(shí)序分析、基于TCL技術(shù)的處理過程和常用的時(shí)序分析方法。
5、一致性驗(yàn)證技術(shù)介紹
介紹一致性驗(yàn)證技術(shù)，使學(xué)員了解基于Synopsys Formality 的一致性驗(yàn)證方法。9、實(shí)際電流鏡設(shè)計(jì)
6、基準(zhǔn)源設(shè)計(jì)與hspice使用技巧
7、運(yùn)放設(shè)計(jì)與hspice使用技巧，二級(jí)運(yùn)放，RC二級(jí)運(yùn)放
8、比較器、振蕩器設(shè)計(jì)
9、電源系統(tǒng)設(shè)計(jì)（LDO）原理、結(jié)構(gòu)、設(shè)計(jì)
10、Virtuoso LE使用與drc, lvs、版圖設(shè)計(jì)實(shí)例
11、電源系統(tǒng)設(shè)計(jì)（DC-DC）
6、Cache控制器專題項(xiàng)目
項(xiàng)目實(shí)踐：
本課程專題實(shí)驗(yàn)是構(gòu)造一個(gè)8位CPU（8051）的外部Cache控制器，用于實(shí)現(xiàn)CPU通過LPC協(xié)議(Intel的一種主板總線協(xié)議)訪問外部LPC FW Hub(Burst訪問)的執(zhí)行程序。本項(xiàng)目包括CPU core接口模塊,控制狀態(tài)寄存器模塊,two-way組相聯(lián)的cache控制模塊,SRAM控制模塊,LPC 接口模塊。學(xué)員可以從中學(xué)習(xí)如何從IP,標(biāo)準(zhǔn)接口spec和Cache算法入手，進(jìn)行項(xiàng)目的Architecture設(shè)計(jì)，完成模塊劃分，設(shè)計(jì)spec和RTL代碼，建立仿真計(jì)劃和仿真環(huán)境，完成整個(gè)項(xiàng)目的功能仿真到綜合、STA，以及一致性驗(yàn)證,實(shí)現(xiàn)一個(gè)較完整的SOC設(shè)計(jì)流程。設(shè)計(jì)規(guī)模在萬門級(jí)。在0.25um工藝庫下，頻率不小于100MHz。
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