 取晶粒 
芯片去層解剖
阱/碼點/電阻染色
芯片顯微拍照
| 類 別 |
項 目 名 稱 |
注 釋 |
單 位 |
層次去除 |
去層—passivation鈍化層 |
SIO2、SI3N4 |
層 |
| 去層—Metal金屬層 |
Al |
層 |
| 去層—oxide氧化層 |
SIO2、SI3N4 |
層 |
| 去層—poly |
去除器件層以利染色或觀察襯底 |
層 |
| 去 polyimide |
去除聚酰亞胺 |
顆 |
染色 |
阱染色/電阻染色 |
通過染色區(qū)分P-MOS、N-MOS或摻雜電阻
( 因其透明而無法在光學顯微鏡下直接觀察 ) |
顆 |
| 碼點染色 |
通過染色區(qū)分ROM區(qū)中
以離子注入方式來代表的"0"和"1" |
顆 |
| 取晶 |
取晶 |
去除封裝, 將die完整取出. |
顆 |
拍照 |
高解析度顯微拍照 |
* 解析度0.25um, 無縫拼接, 1.2m寬幅照片輸出
* 精確放大倍率, 圖附微米標尺, 方便測量線寬
|
平方米 |
| 照片加印 |
沖洗多份照片 |
平方米 |
| 評估 |
概貌圖及拍照評估
|
給出工藝參數(shù)評估報告：
die size, 線寬, 建議拍照倍率, 概貌圖 |
顆 |
|
| ? |
3.全芯片Latch-up防護設計服務領域：
1）I/O Latch-up防護設計
2）Latch-up防護版圖檢查
3）Latch-up問題咨詢、討論與失效分析
4）根據(jù)具體情況制定Latch-up測試規(guī)范
二、我們的優(yōu)勢：
Design tools： Cadence (Virtuoso)、 Spring soft (Laker)
Verify tools :???? Calibre 、 Dracula 、 Assura 、 Hercules
工藝:???CMOS（1um-28nm，BIPOLAR , , RF, BCD
工藝廠:
?Include Israel /America /Korea /Japan /Taiwan/Singapore /Europe
?and so on, such as TSMC，UMC，MXIC， MAGANACHIP，?CSMC ,etc.
代表性項目
? SENSER，???RF，? IP，Driver， MCU，???Memory IC，?? Pure Logic?，Analog, ?Standard cell library
我們是一支極具責任心的Layout設計團隊，具有豐富的產品量產經驗。我們團隊的Layout工程師，工作方向主要為電源管理類芯片的版圖設計，成功量產的產品包括但不限于Buck、Boost、LDO、USB Power Switch、Battery Protection ICs、Charger、LED Driver、OP和PMU等。
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◆ Layout Service way
1、 IN HOUSE: Sent engineers to customer company directly.
2、 PACKAGE:
Design tools： Cadence (Virtuoso)、 Spring soft (Laker)
Verify tools :???? Calibre 、 Dracula 、 Assura 、 Hercules
Process:???CMOS （1um-28nm），BIPOLAR , METAL GATE, RF, BCD
?Factory:
?Include Israel /America /Korea /Japan /Taiwan/Singapore /Europe
?and so on, such as TSMC，UMC，MXIC， MAGANACHIP，?CSMC ,etc.
◆ CASE
? SENSER，???RF，? IP，Driver， MCU，???Memory IC，?? Pure Logic?，Analog,?Standard cell library
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