第2節(jié) System Generator入門基礎(chǔ)[基于System Generator的DSP系統(tǒng)開發(fā)技術(shù)] 第2節(jié) System Generator入門基礎(chǔ) 7.2.1 System Generator開發(fā)流程簡介 本節(jié)介紹使用System Generator設(shè)計(jì)數(shù)字系統(tǒng)的常用步驟。在Simulink的可視化環(huán)境中，根據(jù)系統(tǒng)設(shè)計(jì)功能將Xilinx模塊連接成所設(shè)計(jì)的系統(tǒng)，并定義合適的系統(tǒng)參數(shù)；而后運(yùn)用System Generator將Simulink模型轉(zhuǎn)換成硬件可執(zhí)行模型，將系統(tǒng)定義的參數(shù)對應(yīng)至硬件實(shí)現(xiàn)的實(shí)體以及輸入輸出端口，并會自動完成綜合、仿真與實(shí)現(xiàn)。整個(gè)開發(fā)流程分為浮點(diǎn)算法開發(fā)、定點(diǎn)算法實(shí)現(xiàn)、硬件系統(tǒng)設(shè)計(jì)以及代碼優(yōu)化4個(gè)步驟。 1．浮點(diǎn)算法開發(fā)：利用MATLAB軟件及其提供的工具包快速地完成浮點(diǎn)算法的開發(fā)、驗(yàn)證以及性能評估，借助于Simulink可快速完成原型設(shè)計(jì)和模型分析。 2．定點(diǎn)算法實(shí)現(xiàn)：將MATLAB浮點(diǎn)算法通過AccelDSP在Xilinx器件上實(shí)現(xiàn)定點(diǎn)邏輯。AccelDSP直接將浮點(diǎn)MATLAB算法的M-文文件自動生成可綜合的RTL模型。AccelDSP綜合工具是基于高級MATLAB語言的工具，用于設(shè)計(jì)針對Xilinx FPGA的DSP塊。該工具可自動地進(jìn)行浮點(diǎn)-定點(diǎn)轉(zhuǎn)換，生成可綜合的VHDL或Verilog HDL設(shè)計(jì)，并創(chuàng)建用于驗(yàn)證的測試平臺。并且，還能以報(bào)告的形式提供資源利用率、吞吐量和延遲等指標(biāo)，從而根據(jù)實(shí)際工程需要來設(shè)置系統(tǒng)級要求，借助于IP-Explorer技術(shù)來實(shí)現(xiàn)面積和速度的折中，快速地選擇最佳的芯片設(shè)計(jì)。 3．硬件系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)：定義使用Xilinx IP的詳細(xì)硬件架構(gòu)，采用System Generator for DSP 劃分協(xié)處理器和可編程器件之間的設(shè)計(jì)。System Generator可滿足FPGA流程中所有需要的功能要求，對于用戶而言，通過點(diǎn)擊按鍵即可將模型設(shè)計(jì)轉(zhuǎn)換成HDL語言，在此過程中會生成下列文件： 設(shè)計(jì)所對應(yīng)的HDL程序代碼。 時(shí)鐘處理模塊，包括系統(tǒng)時(shí)鐘處理操作以及生成設(shè)計(jì)中所需的不同頻率的時(shí)鐘信號。 用于測試設(shè)計(jì)的HDL測試代碼，可直接將其仿真結(jié)果和Simulink輸出比較。 工程文件以及綜合、實(shí)現(xiàn)過程所產(chǎn)生的各種腳本文件。 4．代碼優(yōu)化：利用ISE RTL設(shè)計(jì)環(huán)境生成優(yōu)化的FPGA設(shè)計(jì)，屬于高級應(yīng)用，要求設(shè)計(jì)者不僅要熟悉算法的架構(gòu)、瓶頸，還需要精通RTL設(shè)計(jì)。對于一般設(shè)計(jì)，如果系統(tǒng)硬件資源夠用，再加上設(shè)計(jì)周期短，則可忽略這一步。 在Simulink可視化設(shè)計(jì)環(huán)境中，重要的是：在Simulink環(huán)境中實(shí)現(xiàn)定點(diǎn)算法，根據(jù)系統(tǒng)設(shè)計(jì)功能將Xilinx模塊連接成設(shè)計(jì)系統(tǒng)，并定義合適的系統(tǒng)參數(shù)；而后利用System Generator將Simulink模型轉(zhuǎn)換為可執(zhí)行的硬件模型，將系統(tǒng)定義的參數(shù)對應(yīng)到硬件實(shí)現(xiàn)的模塊、輸入/輸出端口等屬性；再借助于ModelSim軟件驗(yàn)證相應(yīng)的設(shè)計(jì)是否和Similink輸出一致，否則需要重新修改設(shè)計(jì)；最后將設(shè)計(jì)生成可對器件編程的比特流文件，將其下載到目標(biāo)芯片中。因此，典型的開發(fā)流程如圖8-6所示，其中System Generator會自動為FPGA的綜合、HDL仿真以及實(shí)現(xiàn)生成命令文件，用戶只需完成Simulink設(shè)計(jì)以及比較最終的RTL輸出結(jié)果。整個(gè)開發(fā)流程都是在可視化的環(huán)境中完成的。 圖7-6 典型的System Generator設(shè)計(jì)流程