一、安裝：
   SPB15.2 CD1～3，安裝1、2，第3為庫，不安裝
   License安裝：
        設置環(huán)境變量lm_license_file   D:Cadencelicense.dat
        修改license中SERVER yyh ANY 5280為SERVER zeng ANY 5280

二、用Design Entry CIS(Capture)設計原理圖
  進入Design Entry CIS Studio
    設置操作環(huán)境OptionsPreferencses:
      顏色：colors/Print
      格子：Grid Display
      雜項：Miscellaneous
      .........常取默認值
    配置設計圖紙：
      設定模板：OptionsDesign Template:（應用于新圖）      
      設定當前圖紙OptionsSchematic Page Properities 
  創(chuàng)建新設計 
    創(chuàng)建元件及元件庫
      FileNewLibrary(...Labrary1.OLB) 
      DesignNew Part...(New Part Properties)
        Parts per 1/2/..(封裝下元件的個數)
        Pakage Type:（只有一個元件時，不起作用）
          Homogeneous:復合封裝元件中（多個元件圖組成時）每個元件圖都一樣（default適用于標準邏輯）
          Heterogeneous:復合封裝元件（多個元件圖組成時）中使用不一樣的元件圖(較適用于大元件)
            一個封裝下多個元件圖，以View ext part(previous part)切換視圖
        Part Numbering:
            Alphabetic/numeric
        Place(PIN...Rectangle)      
      建立項目FileNewProject
        Schematic ew page (可以多張圖：
          單層次電路圖間，以相同名稱的“電路端口連接器”off-page connector連接
          層次式電路圖：以方塊圖（層次塊Hierarchical Block...）來代替實際電路的電路圖，以相同名稱Port的配對內層電路，內層電路之間可以多張，同單層連接
      繪制原理圖
        放置元器件：Place
          元件：Part（來自Libraries,先要添加庫）
          電源和地（power gnd）
        連接線路
          wire
          bus：與wire之間必須以支線連接，并以網標(net alias)對應（wire:D0，D1....D7;bus:D[0..7]）
            數據總線和數據總線的引出線必須定義net alias
        修改元件序號和元件值
      創(chuàng)建分級模塊（多張電路圖）
        平坦式（單層次）電路：各電路之間信號連接，以相同名稱的off-page connector連接
        層次式電路圖：以方塊圖（層次塊Hierarchical Block...）來代替實際電路的電路圖，以相同名稱Port的配對內層電路，內層電路之間可以多張，同單層連接 
      標題欄處理：
        一般已有標題欄，添加：PlaceTitle Block（）
    PCB層預處理
      元件的屬性
        編輯元件屬性
          在導入PCB之前，必須正確填寫元件的封裝（PCB Footprint） 
        參數整體賦值（框住多個元件，然后Edit Properties）
        分類屬性編輯
          Edit PropertiesNew ColumnClass:IC(IC,IO,Discrete三類，在PCB中分類放置)
        放置定義房間（Room）                  
          Edit PropertiesNew ColumnRoom
      添加文本和圖像
        添加文本、位圖（Place...）
      原理圖繪制的后續(xù)處理（切換到項目管理器窗口，選中*.DSN文件，然后進行后處理————DRC檢查、生成網表及元器件清單）
        設計規(guī)則檢查（ToolsDesign Rules Check...）      
          Design Rules Check
            scope(范圍):entire（全部）/selection（所選）
            Mode(模式)：
              occurences(事件：在同一繪圖頁內同一實體出現多次的實體電路）
              instance(實體：繪圖頁內的元件符號)
                如一復雜層次電路，某子方塊電路重復使用3次，就形成3次事件；子方塊電路內本身的元件則是實體。
            Action（動作）：check design rules/delete DRC    
            Report（報告）：
              Create DRC markers for warn(在錯誤之處放置警告標記)
              Check hierarchical port connection(層次式端口連接)
              Check off-page connector connection(平坦式端口連接)
              Report identical part referenves(檢查重復的元件序號)
              Report invalid package (檢查無效的封裝)
              Report hierarchical ports and off-page connector(列出port和off-page 連接)
              Check unconnected net
              Check SDT compatible
              Report all net names
              View output
          ERC Matrix
        元件自動編號（ToolsAnnotate）
          scope：Update entire design/selection
          Action；
            Incremental/unconfitional reference update
            reset part reference to "?"
            Add/delete Intersheet Reference（在分頁圖紙的端口的序號加上/刪除圖紙的編號）
          Combined property
          Reset reference numbers to begin at 1 each page
          Do not change the page number      
        自動更新器件或網絡的屬性（ToolsUpdate Properties...）
          scope：Update entire design/selection  
          Action：
            use case inseneitive compares
            convert the update property to uppercase
            ynconditionally update the property
            Do not change updated properties visibility